济南商城网站建设,工业软件开发技术就业前景,深圳市建设工程交易服务网中心,wordpress友情连接原文链接#xff1a; FPGA开发全攻略连载之十三#xff1a;FPGA实战开发技巧#xff08;12#xff09; 5.6 大规模设计的调试经验 在大规模设计的调试应该按照和设计理念相反的顺序#xff0c;从底层测试#xff0c;主要依靠ChipScope Pro 工具。下面主要介绍ChipScope P…原文链接 FPGA开发全攻略连载之十三FPGA实战开发技巧12 5.6 大规模设计的调试经验 在大规模设计的调试应该按照和设计理念相反的顺序从底层测试主要依靠ChipScope Pro 工具。下面主要介绍ChipScope Pro、FPGA Editor 组件的使用方法。 5.6.1 ChipScope Pro组件应用实例 在赛灵思软件设计工具中ISE 可集成赛灵思公司的所有工具和程序。ChipScope Pro 也不例外在ISE 中将其作为一类源文件和HDL 源文件、IP Core 以及嵌入式系统的地位是等同的。本节在Xilinx Spartan3E-D开发板上实现一个计数器模块基于该模块详细介绍如何在ISE 中新建ChipScope 应用以及观察、分析数据的详细操作。 例5.6.1 在ISE 中实现一个8 比特计数器利用ChipScope 分析其逻辑输出。 (1) 新建用户工程添加mycounter.v 的源文件其内容如下所列module mycounter(clk, reset, dout); input clk; input reset; output [7:0] dout; reg [7:0] dout; always (posedge clk) begin if (reset 0) dout 0; else dout dout 1; endendmodule 然后根据电路连接添加相应的管脚约束。 (2) 综合工程然后在ISE 工程管理区单击右键选择“Add New Source”命令在弹出的对话框中选择“ChipScope Definition and Connection File” 类型 并在“File Name” 栏输入ChipScope 设计名称mychipscope如图5-41所示。 图5-41 添加ChipScope设计示意图 图5-42 测试模块选择界面 单击“Next”按键进入分析文件选择界面这里会将该文件夹里所有的HDL 设计、原理图设计都罗列出来( 包括顶层模块和全部底层模块)供用户挑选用鼠标单击即可选中本例选择mycounter如图5-42 所示。单击“Next”按键进入小结页面单击“Finish”按键完成添加。 (3) 双击工程区mycounter.v 下的子模块mychipscope.cdc可自动打开Chipscope Pro Core Insterser软件添加触发单元和触发位宽。其中触发类型选为Basic位宽为8比特设置采样深度为4096各步骤如图5-43到图5-46所示。 图5-43 调试工程配置界面 图5-44 ICON核配置界面 图5-45 触发信号配置界面 图5-46 采集深度配置界面 (4) 点击“Next”进入网表连接显示页面如图5-47 所示。其中如果用户定义的触发和时钟信号线有未连接的情况则图中“UNIT”、“CLOCKPORT”以及“TRIGGERPORTS”等字样以红色显示正确完成连接后则变成黑色。 图5-47网表连接提示界面 点击图5-47 中“Modify Connection”的按键进入连接页面时钟和数据的连接如图5-48、图5-49所示。需要注意的是ChipScope Pro 只能分析FPGA 设计的内部信号因此不能直接连接输入信号的网表所以输入信号网表全部以灰色显示。如果要采样输入信号可通过连接其输入缓冲信号来实现时钟信号选择相应的BUFGP普通信号选择相应的IBUF。如图5-48 中所示选择采样时钟时选择了CLK_BUFGP。 图5-48 时钟网表连接界面 图5-49 触发网表连接界面 连接完成后单击“OK”按键返回连接显示界面发现所有提示字符“UNIT”、“CLOCKPORT”以及“TRIGGERPORTS”没有红色则单击“Return Project Navigator”退出Chipscope返回到ISE 中。否则需要再次点击“Modify Connection”按键重新连接。 (5) 在工程中加入UCF 文件约束时钟、数据管脚位置。为了简化也可以只添加clk 和reset 这两个控制信号的管脚约束其内容如下 NET clk LOC C9 | IOSTANDARD LVCMOS33 ;# Define clock period for 50 MHz oscillator (40%/60% duty-cycle)NET clk PERIOD 20.0ns HIGH 40%;NET reset LOC H13 | IOSTANDARD LVTTL | PULLDOWN ; (6) 在ISE 过程控制区中双击“Implement Design”和“Generate Programming File” 可以完成实现以及生成可编程文件并将设计人员插入的各类核也将被包含在比特文件中。生成配置文件后双击图5-50所示的“Analyze Design Using Chipscope”图标可自动打开Chipscope Pro Analyzer 软件。 图5-50 Chipscope Pro Analyzer启动操作示意图 (7) 在Chipscope Analyzer 用户界面上点击工具栏上图标“ ”初始化边界扫描链。等扫描完成后单击“Device”菜单下“DEV: 0 My Device0(XC3S500E) → Configure”命令选择.bit 文件配置FPGA。(8) 芯片配置完成后选择“File”菜单的“Import”命令可弹出CDC 文件加载页面选择相应的CDC 文件将会把所有以“Dataport”的名称修改为综合后的线网名称。(9) 组合cnt 总线信号。可按住“Ctrl”键选择多个总线信号单击右键选择“Add to Bus”命令将其组合成相应的总线信号如图5-51 所示。 图5-51 添加总线操作示意图 (10) 不设定触发条件采集数据。点击工具栏的“ ”图标开始采集数据。整体结果如图5-52 所示单击工具栏的“ ”按键可放大信号局部结果如图5-53 所示。从分析结果可以看出本设计在FPGA中成功地完成了8 比特计数器的功能。 图5-52 Analyzer分析结果整体示意图 图5-53 Analyzer分析结果局部示意图 (11) 设定触发条件采集数据。在“Trigger Setup”栏Match 区域的“M0: Trigger Port0”行的Value 列输入触发条件“0000_0000”如图5-54 所示。 图5-54 触发条件设置界面 点击工具栏的“ ”图标开始采集数据可以看到采集结果的第一个数为0如图5-55 所示。当然用户可以根据需要设置更复杂的触发条件。 图5-55 触发条件设置界面 (12) 利用Bus Plot 功能绘制输出信号波形。在工程区双击“Bus Plot”命令然后在弹出窗口的“Bus Selection”区域选中“dout”则会将采集数据以图形方式显示出来如图5-56 所示。由于本设计是8 比特加1 计数器因此其波形就是幅度为0 到255 的锯齿波。 图5-56 8计数器的波形示意图 转载于:https://www.cnblogs.com/synow/p/5500416.html
