在手机上如何制作网站,2024年重大新闻摘抄,wordpress 动态生成页,做图片带字的网站Introduction BlackBox是FPGA设计中一个重要的技巧#xff0c;不过觉得Xilinx的文档没有很好地将它讲清楚。 BlackBox的主要想法就是把设计的某一个子模块单独综合#xff0c;综合的结果作为一个黑盒子子模块#xff0c;上层设计不再对这个模块进行优化#xff0c;只能看到…Introduction BlackBox是FPGA设计中一个重要的技巧不过觉得Xilinx的文档没有很好地将它讲清楚。 BlackBox的主要想法就是把设计的某一个子模块单独综合综合的结果作为一个黑盒子子模块上层设计不再对这个模块进行优化只能看到它的端口。 How To 要让XST实现BlackBox其实非常简单将一个子模块单独综合后会得到ngc文件或者edif文件。在使用这个网表时在子模块的描述文件中只要包含端口信息而不要实现的信息这个文件通常称为wrapper这样XST就会自动寻找project目录下的网表文件了。不过HDL文件和网表文件的文件名得相同。 如果网表文件不在project目录中就要在Translate的Search Macro Path属性中填写寻找的路径多条路径可以以|分割。如果使用命令行则添加多个 -sd Simple Example 顶层文件top.v/vhd子模块是ngc格式的网表module.ngc子模块有一个仅描述了端口的wrapper文件module.v/vhd.HDL中不用包括任何blackbox属性。综合器会自动加上的。 在Reference的页面中有for vhdl和verilog的详细例子。敬请参阅。 Note 说到wrapper因为综合工具综合时其实是不读ngc/edif网表的分析时序除外子模块的端口完全是靠wrapper告诉综合器的。而ngc/edif的网表是在translate(NgdBuild)的时候才将所有的网表组合为一个ngd文件的。 生成用于子模块的ngc网表时要在XST属性中选择不添加IO Buffer。否则最后使用的时候由于这些不该有的buffer会在Translate的时候报错。 Reference Xilinx BlackBox Example 转载于:https://www.cnblogs.com/sangreal/archive/2011/07/14/2105903.html
