快速网站制作,南京一等一网络科技有限公司,权威的南通网站建设,国外超酷设计网站来源#xff1a;云头条作者#xff1a;Peide Ye是普渡大学的Richard J.和Mary Jo Schwartz电气与计算机工程教授#xff0c;Thomas Ernst是法国格勒诺布尔CEA-Leti的科学主任#xff0c;Mukesh V. Khare是IBM研究中心的半导体和AI硬件副总裁。纳米片器件计划最快在2021年用… 来源云头条作者Peide Ye是普渡大学的Richard J.和Mary Jo Schwartz电气与计算机工程教授Thomas Ernst是法国格勒诺布尔CEA-Leti的科学主任Mukesh V. Khare是IBM研究中心的半导体和AI硬件副总裁。纳米片器件计划最快在2021年用于3纳米节点。即将出现的新形状纳米片场效应晶体管使电流流经多叠层硅片这些硅片完全被晶体管栅极所环绕。这种设计减少了电流泄漏的途径并增加了器件所能传输的电流量。现代微处理器是世界上最复杂的系统之一不过其核心却是很简单、我们认为很精巧的装置晶体管。如今一块微处理器里面就有数十亿个晶体管它们几乎一模一样。因此想使微处理器及其驱动的计算机更顺畅地工作提高这些晶体管的性能和密度是最简单直观的方法。这就是摩尔定律的前提尽管现在摩尔定律几乎走到尽头。众所周知为微处理器制造尺寸更小性能更好的晶体管变得越来越难更不用说成本高昂了。只有英特尔、三星和台积电才有实力专注于器件小型化的这个前沿。它们都在制造相当于所谓的7纳米节点的集成电路。这个名称是摩尔定律早期时代的遗迹不再具有明确的实际意义不过体现了集成电路上元件和器件小型化的程度。目前7纳米最先进但三星和台积电在4月宣布它们开始转向下一个节点5纳米。三星还发布了另外几个消息它认定业界近十年来一直使用的那种晶体管已走到头了。针对下一个节点3纳米应该会在2020年前后开始限量生产它正在开发一种全新的设计。这种晶体管设计名称不一环绕栅极gate-all-around、多桥沟道和纳米束但在研究界我们一直称之为纳米片nanosheet。名称不是很重要。重要的是这种设计不只是逻辑芯片的下一代晶体管它可能是最后一代晶体管。万变不离其宗这个宗就是纳米片。虽然形状和材料已发生了变化但金属氧化物半导体场效应晶体管即MOSFET微处理器中使用的那种晶体管自1959年发明以来包含同样的基本结构栅叠层、沟道区、源电极和漏电极。就器件的原始形状而言源极、漏极和沟道基本上是掺杂其他元素的原子的硅片区以生成拥有大量移动负电荷的区域n型或生成拥有大量移动正电荷的区域p型。作为当今计算机芯片基础的CMOS技术同时需要这两种类型的晶体管。MOSFET的栅叠层位于沟道区正上方。今天栅叠层采用金属用于栅极材质制成在介电材料层的上面。这种组合旨在将电场投射到晶体管沟道区同时防止电荷泄漏。向栅极相对源极施加足够大的电压可在介电材料和硅之间的接口附近形成一层移动电荷。一旦这层完全连接源极到漏极电流就可以流过。将栅极电压降到接近零应该会促使这条导电通路关闭。当然为了使电流从源极流到漏极首先需要有电压。由于晶体管结构做得越来越小这个电压的影响最终导致晶体管形状出现有史以来最大的变化。那是由于源极-漏极电压会在电极之间形成自己的导电区。由于沟道区随着每一代新的新晶体管而变得越来越短漏极电压的影响变得越来越大。电荷会泄漏汇聚在栅极附近的区域下方。结果是晶体管从未完全关闭白白耗电、生成热量。为了阻止电荷随意流动沟道区就要做得更薄限制电荷从这条通道流过而栅极需要从更多的面环绕沟道。因此今天的晶体管FinFET诞生了。在这种设计中沟道区实际上向一面倾斜在源极和漏极之间形成一条薄薄的硅鳍提供一条更宽的通道以便电流流过。然后栅极和介电材料覆盖在这条鳍上三面而不是一面环绕它。FET的演变自1959年问世以来场效应晶体管主要做入到硅平面中。但为了更好地控制电流泄漏它采用了突出鳍的形状现在变成了堆叠片。毫无疑问FinFET取得了巨大成功。虽然FinFET是十多年前发明的但它在2011年才首次由英特尔推向市场22纳米节点后来三星、台积电及其他厂商纷纷跟进。从那以后FinFET一直是摩尔定律在最后这些阶段中最先进硅逻辑的主力。但所有好戏都有终了的那一天。就3纳米节点而言FinFET胜任不了任务。十多年前我们三人就看到这个问题以某种形式出现其他人也是如此。尽管FinFET很出色但也有问题。首先它带来了设计上的限制而老式的“平面”晶体管不存在这个因素。想了解这个问题你就得明白晶体管在速度、功耗、制造复杂性和成本之间始终存在取舍。而这种取舍与沟道宽度器件设计界称为Weff有很大的关系。沟道更宽意味着可以传输更多的电流更快地开关晶体管。但它也需要一种更复杂、更昂贵的制造工艺。在平面晶体管中只需调整沟道的尺寸就可以进行这番取舍。但是鳍没有那么大的灵活性。连接晶体管形成电路的金属连接器是在晶体管本身上方一层层做成的。因此在不干扰连接层的情况下晶体管鳍在高度方面没法有很大的变化——这个高度相当于平面设计中的宽度。今天芯片设计人员通过制造有多个鳍的单个晶体管来规避这个问题。FinFET的另一个缺点是其栅极只从三面环绕矩形硅鳍任由底部那面连接至硅片主体。这样一来晶体管关闭后会存在电流泄漏问题。许多研究人员推断想最终控制沟道区栅极需要全面环绕沟道区。至少自1990年以来研究人员一直希望这个想法得到合乎逻辑的结论。那一年研究人员声称开发出栅极完全环绕沟道区的第一个硅器件。从那时起一代研究人员致力于研究所谓的环绕珊极器件。到2003年力求尽量减少泄漏的研究人员将沟道区变成了一条窄窄的纳米线这条线连接源极和漏极四面被栅极环绕。那么为什么环绕珊极纳米线没有成为最新晶体管的基础呢同样与沟道宽度有关。窄窄的线让电子基本上没有逃逸的机会因而晶体管关闭后可以让它保持处于关闭状态。但是晶体管打开后它也让电子基本上没有流动的空间因而限制了电流、减慢了开关速度。通过将纳米线彼此堆叠起来可以获得更大的Weff因而让更多电流通过。三星的工程师在2004年展示了这种配置名为多桥沟道FET。但它有几个局限。比如说与FinFET的鳍一样叠层无法堆得很高或者它会干扰连接层。另一方面每条额外的纳米线会增加器件的电容因而减慢晶体管的开关速度。最后由于制造很窄的纳米线颇为复杂最后常常边缘粗糙。这种表面粗糙会妨碍电荷的速度。2006年法国原子能委员会电子与信息技术实验室CEA-Leti的工程师与我们中的一人Ernst共同演示了一个更好的主意。他们使用一堆薄薄的硅片而不是使用一堆纳米线来连接源极和漏极。其想法是在较小的晶体管中增加沟道宽度同时对泄漏电流严加控制因而提供性能更好、功耗更低的器件。这一招奏效了在我们另一个人Khare的指导下IBM研究中心在2017年完善了这个概念表明由堆叠纳米片制成的晶体管实际上提供比占用同样芯片面积的FinFET更大的Weff。但纳米片设计带来了一个额外的好处它又有了改用FinFET后丧失的灵活性。纳米片可以做宽以增加电流也可以做窄以限制功耗。IBM研究中心已做出了堆叠三层的纳米片尺寸从8纳米到50纳米不等。如何制造纳米片制造纳米片需要牺牲层sacrificial layer、选择性化学蚀刻剂和原子精度的先进沉积技术。你如何制造纳米片晶体管考虑到大多数半导体制造工艺从硅片顶部直接切下来或从暴露的表面直接填充这似乎是艰巨的任务。纳米片需要去除其他材料层之间的材料并用金属和介电材料填充间隙。关键在于制造所谓的超晶格superlattice这是一种由两种材料组成的周期性的层状晶体。这里是硅和硅锗两种材料。研究人员做出了有19层的超晶格但涉及的机械应力和电容问题使得使用这许多层是不明智的做法。在适当数量的层生长后我们使用一种选择性蚀刻硅锗但对硅不做任何处理的化学物只留下硅纳米片作为连接源极和漏极的桥而悬挂。这实际上不是什么新想法20年前法国电信和意法半导体的工程师们就在实验性的“silicon-on-nothing”晶体管中采用了该想法这种晶体管试图在晶体管沟道区下面埋一层空气以限制短沟道效应。一旦你做出了硅纳米片沟道区就需要填充间隙先用介电材料环绕沟道然后用金属环绕从而形成栅叠层。这两个步骤都通过一种名为原子层沉积的工艺来完成该工艺仅在十多年前引入到半导体制造中。在该工艺中气态化学物吸附到芯片的暴露表面甚至纳米片的底面以形成单层。然后加入第二种化学物与第一种化学物反应后留下所需材料的原子级层比如介电二氧化铪。这个工艺非常精确沉积材料的厚度可以控制到单个原子层面。纳米片设计令人震惊的方面之一是它有望大大延长摩尔定律的寿命实际上比沟通中使用硅还要长久。在很大程度上唯一成问题的是热量。晶体管密度仍在随每个技术节点而增加。但是十年来集成电路能合理消除的热量功率密度十年来却一直停留在每平方厘米约100瓦。芯片制造商竭尽全力避免超过这一基本限制。为了降低热量时钟频率不超过4GHz。处理器行业还改用多核设计正确地推断出几个较慢的处理器核心可以完成与一个快速处理器核心相同的工作量而生成的热量较少。如果我们真希望能够再次提高时钟速度就需要能效比硅本身更高的晶体管。一种可能的解决方案是为沟道区添加新材料比如锗或由元素周期表中III列和V列的元素组成的半导体比如砷化镓。电子在这些半导体中的移动速度可以快10倍以上让用这些材料制成的晶体管可以加快开关速度。更重要的是由于电子移动得更快可以在更低的电压下操作器件因而提高能效、减少热量产生。纳米片森林堆叠纳米片还表明化合物半导体比如上面的砷镓铟和锗等硅替代材料大有前景。2012年受纳米线晶体管和超晶格结构方面早期研究的启发我们中一人Ye使用砷镓铟一种III-V半导体做出了几个三块纳米片器件。结果好于预期。该纳米片晶体管允许每微米沟道宽度可以流经9000微安的电流。这比目前最好的平面砷镓铟MOSFET好大约三倍。如果进一步改善制造工艺器件性能仍远高于这种晶体管所能提供的最高性能。通过堆叠更多纳米片我们可以将性能提高10倍或更多。加利福尼亚州马里布的HRL实验室的研究人员现正在开发数十块纳米片的叠层以研制氮化镓功率器件。这就是为什么我们认为这个策略对于未来高速节能的集成电路而言至关重要。而砷镓铟不是未来纳米片晶体管的唯一选择。研究人员还在研究电荷流动速度快的其他半导体比如锗、砷化铟和锑化镓。比如说新加坡国立大学的研究人员最近结合使用由砷化铟制成的n型晶体管和由锑化镓制成的p型晶体管做出了标准的CMOS集成电路。但是一种可能更简单的解决方案是使用掺杂锗因为电子和流经的正电荷空穴的速度都非常快。然而锗仍存在制造工艺和可靠性方面的一些问题。因此业界可能先分两步走采用硅锗作为沟道材料。总之堆叠纳米片似乎是制造未来晶体管的最佳方法。芯片制造商已经对该技术充满了信心将它列入不远将来的路线图上。另辅以电荷流动速度快的半导体材料纳米片晶体管有望将我们带到现在谁也预见不到的未来。张亚勤、刘慈欣、周鸿祎、王飞跃、约翰.翰兹联合推荐这是一部力图破解21世纪前沿科技大爆发背后的规律与秘密深度解读数十亿群体智能与数百亿机器智能如何经过50年形成互联网大脑模型详细阐述互联网大脑为代表的超级智能如何深刻影响人类社会、产业与科技未来的最新著作。《崛起的超级智能;互联网大脑如何影响科技未来》2019年7月中信出版社出版。刘锋著。了解详情请点击【新书】崛起的超级智能互联网大脑如何影响科技未来未来智能实验室是人工智能学家与科学院相关机构联合成立的人工智能互联网和脑科学交叉研究机构。未来智能实验室的主要工作包括建立AI智能系统智商评测体系开展世界人工智能智商评测开展互联网城市云脑研究计划构建互联网城市云脑技术和企业图谱为提升企业行业与城市的智能水平服务。 如果您对实验室的研究感兴趣欢迎加入未来智能实验室线上平台。扫描以下二维码或点击本文左下角“阅读原文”
