定服装网站建设,wordpress批量添加图片链接,广东东莞旅游必去十大景点,做网站要找什么专栏前言 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点#xff0c;刷题网站用的是牛客网 根据题意7分频#xff0c;实际上是第一次电平变化经历了4个上升沿3个下降沿#xff0c;第二次电平变化是4个下降沿3个上升沿#xff0c;所以用两个计数器就行了。分别对… 专栏前言 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点刷题网站用的是牛客网 根据题意7分频实际上是第一次电平变化经历了4个上升沿3个下降沿第二次电平变化是4个下降沿3个上升沿所以用两个计数器就行了。分别对上升沿和下降沿进行计数计数总共到7就可以让输出信号取反。 timescale 1ns/1nsmodule odo_div_or(input wire rst ,input wire clk_in,output wire clk_out7);//*************code***********//reg [3:0] cnt1, cnt2 ; reg [1:0] data ; always (posedge clk_in or negedge rst) begin if (~rst) cnt1 d0 ; else cnt1 cnt1 1d1 ; endalways (negedge clk_in or negedge rst) begin if (~rst) cnt2 d0 ; else cnt2 cnt2 1d1 ; endalways (*) begin if (~rst) data d0 ;else if (cnt1 cnt2 3d7) begin cnt1 d0 ;cnt2 d0 ; data ~data ; endelse data data ; endassign clk_out7 data ; //*************code***********//
endmodule
