汉邦未来网站开发有限公司,网络营销软文案例,湖北建设网站四库一平台,个性logo设计北京vi设计公司专栏前言 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点#xff0c;刷题网站用的是牛客网 分析 注意题目要求输入信号为有符号数#xff0c;另外输出信号可能是输入信号的和#xff0c;所以需要拓展一位#xff0c;防止溢出。 timescale 1ns/1ns
module data_… 专栏前言 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点刷题网站用的是牛客网 分析 注意题目要求输入信号为有符号数另外输出信号可能是输入信号的和所以需要拓展一位防止溢出。 timescale 1ns/1ns
module data_select(input clk,input rst_n,input signed[7:0]a,input signed[7:0]b,input [1:0]select,output reg signed [8:0]c
);always (posedge clk or negedge rst_n) begin if (~rst_n) c 9b0 ; else begin case(select) 2b00 : c a ; 2b01 : c b ; 2b10 : c a b ; 2b11 : c a - b ; default : c 9b0 ; endcase end end
endmodule
