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对于资源比较丰富的FPGA#xff0c;一般都有内嵌的多个PLL或者DLL专门用于时钟管理#xff0c;利用他们就可以很容易地达到多个时钟的设计#xff0c;输出时钟能够配置成设计者期望的不同频率和相位差#xff08;相对于输入时钟#xff09;#xff0…分频时钟与使能时钟
对于资源比较丰富的FPGA一般都有内嵌的多个PLL或者DLL专门用于时钟管理利用他们就可以很容易地达到多个时钟的设计输出时钟能够配置成设计者期望的不同频率和相位差相对于输入时钟这样的时钟分频是稳定的。但是们对于某些无法使用PLL或则DLL资源的器件又该怎么办呢推荐使用“使能时钟”进行设计在“使能时钟”设计中只使用原有的时钟让分频信号作为使能信号来用。
例如设计需要得到一个50Mhz输入时钟的5分频信号即10Mhz
input clk;
input rst_n;
reg [2:0] cnt;
wire en;//5分频 计数0~4
always(posedge clk or negedge rst_n)
beginif(!rst_n)cnt 3d0;else if(cnt 3d4)cnt cnt 1b1;elescnt 3d0;
endassign en (cnt 3d4);//每5个时钟周期产生1个时钟周期高脉冲//使用使能时钟
always(posedge clk or negedge rst_n)
beignif(!rst_n) ......;else if(en).....;
end使能信号不直接作为时钟使用而是作为数据输入端的选择信号这样就避免了使用分频时钟。
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