铜仁做网站公司,微信端网站开发流程图,青岛网站建设机构,wordpress网站程序在Verilog中最常用的两种数据类型是wire和reg#xff0c;一般来说#xff0c;wire型指定的数据和网线通过组合逻辑实现#xff0c;而reg型指定的数据不一定用寄存器实现。也就是说reg型数据不一定综合成寄存器。下面的例子中将输出信号Dout定义为reg型#xff0c;但是综合与…在Verilog中最常用的两种数据类型是wire和reg一般来说wire型指定的数据和网线通过组合逻辑实现而reg型指定的数据不一定用寄存器实现。也就是说reg型数据不一定综合成寄存器。下面的例子中将输出信号Dout定义为reg型但是综合与实现结果却没有使用FF该电路是一个纯组合逻辑设计。module reg_cmd(input Reset,input CS,input [7:0] Din,input [1:0] Addr,output reg[1:0] Dout);always(Reset or CS or Addr or Din)if(Reset)Dout0;else if(!CS)begincase(Addr)2b00:DoutDin[1:0];2b01:DoutDin[3:2];2b10:DoutDin[5:4];default:DoutDin[7:6];endcaseendelseDout2bzz;endmodule如图所示综合结果为纯组合逻辑没有用到FF。
