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AD9371ZCU102 移植到 ZCU106 #xff1a; AD9371 官方例程构建及单音信号收发
ad9371_tx_jesd --util_ad9371_xcvr接口映射#xff1a; AD9371 官方例程之 tx_jesd 与 xcvr接口映射
AD9371 官方例程 时钟间的关系与生成 #xff1a; AD9371 官方…AD9371 系列快速入口
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AD9371 官方例程 时钟间的关系与生成 AD9371 官方例程HDL详解之JESD204B TX侧时钟生成一
AD9371 官方例程 时钟间的关系与生成 AD9371 官方例程HDL详解之JESD204B TX侧时钟生成 二
参考资料 UltraScale Architecture GTH Transceivers User Guide UG576
Generic JESD204B block designs 文章目录 前言一、AD9371官方例程 LineRate二、AD9371官方例程 TXOUTCLK、 TXUSRCLK 和 TXUSRCLK2三、JESD204B应用层给传输层数据的格式配置 前言
结合之前两讲内容梳理 AD9371官方 demo 时钟理解采样率和各个时钟之间的关系
一、AD9371官方例程 LineRate
AD9528 输出的OUT1 时钟 通过FMC 连接到FPGA差分时钟信号通过 IBUFDS_GTE4 得到 ref_clk1 ref_clk1 连接到 block design 的 rx_ref_clk_0 、rx_ref_clk_2 和 tx_ref_clk_0 。 .rx_ref_clk_0 (ref_clk1),.rx_ref_clk_2 (ref_clk1),....tx_ref_clk_0 (ref_clk1),tx_ref_clk_0 —— util_ad9371_xcvr ip 的 qpll_ref_clk_0 rx_ref_clk_0 —— util_ad9371_xcvr ip 的 cpll_ref_clk_0 和 cpll_ref_clk_1 rx_ref_clk_2 —— util_ad9371_xcvr ip 的 cpll_ref_clk_2 和 cpll_ref_clk_3 qpll_ref_clk_0 连接到 QPLL0 和 QPLL1 的参考时钟 .GTREFCLK00 (qpll_ref_clk),.GTREFCLK01 (qpll_ref_clk),.GTREFCLK10 (1d0),.GTREFCLK11 (1d0),所以 demo 中使用的这个 Quad 里的 QPLL0/1 和 4个Channel 里的每个CPLL的参考时钟都是ref_clk1 提供的
再通过 裸机C程序中的adxcvr_clk_set_rate 设置 lane_rate根据采样率求出ref_rate_khz 即为 ref_clk1 的122.88MHz 根据ref_clk1 提供的122.88MHz 参考时钟由QPLL0/1或者CPLL生成 对应LineRate所需的PLL _CLK再由上升沿和下降沿有效得到LineRate adxcvr_clk_set_rate(xcvr, xcvr-lane_rate_khz, xcvr-ref_rate_khz);tx_lane_rate_khz mykDevice.tx-txProfile-iqRate_kHz *mykDevice.tx-deframer-M * (20 /no_os_hweight8(mykDevice.tx-deframer-deserializerLanesEnabled));tx_lane_rate 和 采样率之间的关系 M是有几个转换器每个采样数据是16 bit经过8B/10B编码到 20bit L是有几个LANE传数据
demo中 2T2RM41发 需要IQ 两路转换器 L4的情况下 ,根据IQ rate122.88M 可以求得所需的TxLineRate(2457.6 MHz) IQRate T x L i n e R a t e 20 \text {IQRate }\frac{{TxLineRate} }{20} IQRate 20TxLineRate
二、AD9371官方例程 TXOUTCLK、 TXUSRCLK 和 TXUSRCLK2
例程中 TXUSRCLK 和 TXUSRCLK2时钟 由 TXOUTCLK 经过BUFG_GT后生成TXOUTCLK 选择的 TXPLLREFCLK_DIV1 又选择的 QPLL0 的参考时钟QPLL0/1 和CPLL 同一个参考时钟即ref_clk1 BUFG_GT i_tx_bufg (.CE (1b1),.CEMASK (1b0),.CLR (1b0),.CLRMASK (1b0),.DIV (3d0),.I (tx_out_clk_s),.O (tx_out_clk));TXOUTCLK 经过BUFG_GT后连接到每个Channel 的 tx_out_clk_ N 例程使用的tx_out_clk_0输入到axi_ad9371_tx_clkgen产生TXOUTCLK、 TXUSRCLK2和Link rate上一讲知道 TXOUTCLK、 TXUSRCLK2和Link rate 速率都是 LineRate/40 即IQ rate/261.44 tx_clk_0、tx_clk_1、tx_clk_2、tx_clk_3 接入每个Channel 的 TXUSRCLK 和 TXUSRCLK2 .TXUSRCLK (tx_clk),.TXUSRCLK2 (tx_clk));生成的 link clk 为 链路层 和 传输层 提供 61.44MHz 时钟 三、JESD204B应用层给传输层数据的格式配置
上述可知 AD9371 官方 demo 2T2R 中 IQ 采样率 2 * LINK rate JESD204B 应用层 如何 给传输层数据 在物理层GTH收发器 配置为32bit模式链路层每个LINK CLK 需要给物理层每个 LANE 32bit数据 引入 SPC 每个数据时钟周期每个转换器需要提供/采集几个采样点 每个 LANE需要 32bit数据下述约束必须满足 L × 32 M × N P × S P C L \times 32M \times N P \times S P C L×32M×NP×SPC 2T2R demo 中 JESD TX参数配置为 L4; M4; S1; F2; NP16; SPC2 S P C L ∗ 32 / ( M ∗ N P ) \mathrm{SPC}\mathrm{L}^{*} 32 /(\mathrm{M} * \mathrm{NP}) SPCL∗32/(M∗NP)
每个转换器提供 SPC2个 16Bbit 采样数据 Frame0 和 Frame1拼在一起 每帧 F2 两帧凑成 2 * 2 * 832bit MmSn 表示 第m个转换器的第n个采样数据, AD9371 2T2R 中 M4nSPC2 ;
[ M3S1, M3S0, M2S1, M2S0, M1S1, M1S0, M0S1, M0S0]
每个Lane 数据排列如下图所示 TX1时M2L4F1S1 IQ 采样率 4* LINK rate line rate/10 SPC4
数据送给官方传输层 排布如下 [ M1S3, M1S2, M1S1, M1S0, M0S3, M0S2, M0S1, M0S0] 具体数据重新映射代码见 tx_ad9371_tpl_core/tpl_core
