有链接的网站,新品发布会ppt参考,玄武模板网站制作报价,廊坊seo排名优化网站VGA彩条信号显示控制一、实验目的#xff1a;1. 熟练掌握 Verilog HDL语言和QuartusII 软件的使用#xff1b;2. 理解状态机的工作原理和设计方法#xff1b;3. 熟悉 VGA 接口协议规范。4.通过对VGA接口的显示控制设计#xff0c;理解VGA接口的时序工作原理#xff0c;掌握…VGA彩条信号显示控制一、实验目的1. 熟练掌握 Verilog HDL语言和QuartusII 软件的使用2. 理解状态机的工作原理和设计方法3. 熟悉 VGA 接口协议规范。4.通过对VGA接口的显示控制设计理解VGA接口的时序工作原理掌握通过计数器产生时序控制信号的方法以及用MEGEFUNCTION制作锁相环的方法。实验原理显示控制原理常见的彩色显示器一般由阴极射线管(CRT)构成彩色由GRB(Green Red Blue)基色组成。显示采用逐行扫描的方式解决阴极射线枪发出电子束打在涂有荧光粉的荧光屏上产生GRB基色合成一个彩色像素。扫描从屏幕的左上方开始从左到右从上到下逐行扫描每扫完一行电子束回到屏幕的左边下一行的起始位置在这期间CRT、对电子束进行消隐每行结束时用行同步信号进行行同步扫描完所有行用场同步信号进行场同步并使扫描回到屏幕的左上方同时进行场消隐并预备进行下一次的扫描。2、VGA时序信号计算机内部以数字方式生成的显示图像信息被显卡中的数字/模拟转换器转变为R、G、B 三原色信号和行、场同步信号信号通过电缆传输到显示设备中。对于模拟显示设备如模拟CRT 显示器信号被直接送到相应的处理电路驱动控制显像管生成图像。设计 VGA 控制器的关键是产生符合VGA 接口协议规定的行同步和场同步信号它们的时序关系如下图所示h_sync水平同步信号(负脉冲)每个水平扫描周期显示器刷新一行v_sync垂直同步信号(负脉冲)每个垂直扫描周期显示器刷新一帧行同步信号(HS)场同步信号(VS)时序名称时钟数(像素数)时序名称行数前沿16前沿10行同步96场同步2数据640数据480后沿48后沿33总像素数800总行数525按照每秒60帧的刷新速度来计算所需要的时钟频率为频率60Hz(帧数)×525(行)×800(每一行像素数)25.2MHz所以我们通过开发系统的50MHz时钟资源通过时钟分频产生25MHz的频率即可。虽然没有达到精确的25.2MHz的时钟频率(刷新率可能会是59Hz)但是并不会造成影响。3、VGA显示器的工作过程以屏幕左上角的那个像素作为原点(1,1)。当显示器接收到控制器输出的v_sync信号则开始一个新的垂直刷新循环同时控制器输出h_sync信号。当经过PQ1.084ms的时间后准备开始水平刷新循环当h_sync信号的下降沿到来时即开始刷新第一行(行数加1)。再经过BC 5.66?s的时间后开始刷新第一行的第一个像素(列数加1)并按照所需的时钟频率刷新此行中其余像素。直到显示器接收到下一个h_sync信号又开始刷新第二行。重复此过程直到刷新到屏幕的底部。当刷新了最下面一行的最后一个像素后显示器即完成了一帧的刷新控制器又输出v_sync信号显示器又开始一个新的垂直刷新循环。实验内容输入源程序2.全程编译3.时序仿真引脚锁定5.编译文件下载四、最终硬件测试结果实验体会通过对EDA课程的学习我对电路的软件和硬件方面的知识有了进一步的了解至少对于QuartusII经历了由陌生到熟悉应用的过程这次VGA实验是我本科到现在做过的最有意思的实验之一。刚开始实验时简单地认为实验是简单而愉快的。但在一次上课时老师的一句幽默“我很欣慰果然没有一个人理解了状态机的设计”让我认识到自己的浅薄与无知。状态机和系统的设计当时在我的脑海里就是一团乱麻“剪不断理还乱”。这都什么跟什么啊我突然意识到我是不是跟我的学科脱节啦所以我决定在本科的有限时间里多动手实验、学习努力去发现自己的不足于是我申请进了学院的实验室学习感觉这门课对我的影响还是恨大的张老师质朴的教学方式和把我们当成自己孩子的教诲让我很是欣慰。在这次课程以前从来没有了解过VGA的显示原理和工作模式刚开始学习的时候觉得非常茫然不知道从何处下手。在老师的引导下我按照实验的整体过程先看了课本了解了VGA显示和时序控制的相关原理。于是明白这次实验设计的重点就是VGA时序控制模块的设计。再仔细分析时序关系画出状态转移图同步区、显示区、消隐区时计数器的数值便可很方便的编出程序。虽然在实验中也遇到了各种各样的问题但最终都一一解决也更让我体会到实验中的乐趣。同时通过VGA显示实验我加深了对EDA技术的理解初步掌握了QuartusII软件图形编辑的使用。我接触了使用VHDL编程的一些基本技术和方法初步掌握QuartusII软件的使用方法、进一步熟悉了数字系统VHDL设计
